XR16M890
REV. 1.0.0
UART WITH 128-BYTE FIFO AND INTEGRATED LEVEL SHIFTERS
F IGURE 28. R ECEIVE R EADY & I NTERRUPT T IMING [FIFO M ODE ]
Start
Bit
RX
S D0:D7
S D0:D7 T
D0:D7
S D0:D7 T
S D0:D7 T S D0:D7 T
S D0:D7 T
Stop
Bit
T SSI
RX FIFO drops
below RX
Trigger Level
INT
RXRDY#
First Byte is
Received in
RX FIFO
T SSR
RX FIFO fills up to RX
Trigger Level or RX Data
Timeout
T RRI
FIFO
Empties
T RR
IOR#
(Reading data out
of RX FIFO)
RXINTDMA#
F IGURE 29. T RANSMIT R EADY & I NTERRUPT T IMING [FIFO M ODE ]
TX FIFO
Empty
Start
Bit
Stop
Bit
Last Data Byte
Transmitted
TX
(Unloading)
IER[1]
enabled
T WTS
S D0:D7
ISR is read
T
S D0:D7 T S D0:D7 T
T SI
T S
D0:D7 T S D0:D7 T
ISR is read
S
D0:D7 T
T SRT
INT*
TX FIFO
Data in
TX FIFO fills up
to trigger level
T WRI
TX FIFO drops
below trigger level
Empty
TXRDY#
TX FIFO
T WT
IOW#
(Loading data
into FIFO)
*INT is cleared when the ISR is read or when TX FIFO fills up to the trigger level.
59
TXDMA#
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